Hallo,

heute ein Eintrag zum "Labor" in Hardwaredesign. Wie im letzten Eintrag erwähnt, dauerte die Veranstaltung insgesamt 4 Stunden und inkl. mir nahmen 3 Studenten daran teil. Nach ein paar einführenden Worten begannen wir direkt mit unseren Präsentationen, was insgesamt etwa 2 Stunden dauerte. Anschließend hielt der Dozent eine Präsentation in der einiges wiederholt wurde was wir bereits zuvor in unseren Präsentationen zm besten gaben. Zuletzt wurde erklärt was in den Assignments erwartet wird und wie man Stimuli für eine VHDL Schaltung erzeugt ohne eine testbench schreiben zu müssen. Ich habe heute, wie in jedem Onlinelabor, überhaupt nichts gelernt und ärgere mich über die verbrannte Zeit. Da es allerdings eine Pflichtveranstaltung war muss ich mir darüber nicht so viele Gedanken machen.

Würde ich die Studiengebühren aus meiner privaten Tasche bezahlen müssen, hätte ich mich vermutlich sehr viel mehr darüber geärgert. Ungefähr so wie es die anderen beiden Teilnehmer gerade tun😅 Was solls, die erforderliche Aufgabe hatte ich ja schon im Vorfeld bearbeitet, sodass ich nur noch den Bericht anfertigen muss.

Diese Woche verbrachte ich bereits einige Stunden mit meiner Projektumsetzung und leider viel mir auf, dass mir immer noch das nötige Werkzeug dafür fehlt. Konkret muss ich in VHDL eine Schnittstelle für einen Datenbus implementieren und hatte überlegt wie ich den Ausgang des Mikrocontrollers messen könnte. Einfach nur zu Verifikation und um zu sehen dass das was aus dem Controller rauskommt auch von meiner Schnittstelle erwartet wird.

Aufgrund der Blackfriday Angebote, dachte ich, ich könnte mir so USB-Oszilloskop für ca. 100€ zulegen. Da ich aber mehr als zwei Kanäle bräuchte war es dann für meine Aufgabe eher unzweckmäßig. Deshalb entschied ich mich für einen billigen Logic Analyzer für 12 € mit 8 Eingängen. Für das was ich vorhabe wirds schon reichen.

Sollte ich in meiner Abschlussarbeit was mit analoger Schaltungstechnik machen, kann ich mir immer noch ein Oszi anschaffen, dann vielleicht auch ein besseres als für einen Hunderter.

Was ich diese Woche noch feststellen musste, ist die Tatsache, dass Fehlersuche in VHDL nicht lustig ist. Mein Code funktionierte nicht auf anhieb und überlegte wie ich den Fehler systematisch finden kann.

Ich habe ein Testausgangssignal erzeugt und damit jede Station in meinem Zustandsautomaten überprüft, bis ich zu dem Punkt kam an dem ich in der Simulation kein Testsignal mehr erhielt. Das nervige an dieser Methode ist, dass jedes Mal der Code geändert, kompiliert und anschließend wieder simuliert werden muss. Innerhalb der Zustände gab es dann noch mehrere Verzweigungen die ich wieder extra überprüfen musste, sodass das ganze einige Stunden in Anspruch nahm.

Da gibt es bestimmt bessere Methoden.

Was ich cool finde ist, dass ich endlich verstanden habe wie z.B. Netzwerkkarten im PC oder auch andere Schnittstellen umgesetzt werden. Wenn man das einmal für einen Bus verstanden hat, kann man es eigentlich auf aller anderen übertragen. Klar sind die viel komplexer als das was ich jetzt mache, aber die Methode ist die selbe.

Systemdynamik läuft richtig gut und arbeite gerade die Dokumente zur Prüfungsvorbereitung durch, die uns vom Prof. im Seminar dafür gegeben wurden. Wenn man die Grundlagen im Mathe kann, dann sollte man für die Rechenaufgaben keine großen Schwierigkeiten haben. Die meisten der Aufgaben konnte ich auf anhieb lösen. Wenn das so weiter geht werde ich nächste Wochen die ersten Versuche der Probeklausuren probieren und mal sehen wie es läuft. Das ist eine reine Rechenprüfung und es wird keine Wissenfragen geben. Klar gibt es was zum ankreuzen, aber die Ergebnisse müssen trotzdem auf dem Papier ausgerechnet werden um das Kreuz an der richtigen Stelle zu setzen.

Eigentlich wollte ich nur kurz was zum "Labor" schreiben...

Bis zum nächsten Eintrag.

Grüße